130nm工艺低漏电SRAM的设计与实现



130nm工艺低漏电SRAM的设计与实现

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130nm工艺低漏电SRAM的设计与实现

论文目录
摘要	第1-6页
Abstract	第6-9页
第一章绪论	第9-15页
1.1 课题研究背景与意义	第9-10页
1.2 国内外研究现状	第10-13页
1.3 论文研究内容与设计指标	第13-14页
1.4 论文组织结构	第14-15页
第二章低漏电SRAM设计基础	第15-29页
2.1 SRAM中的泄漏电流	第15-19页
2.1.1 泄漏电流及其产生机制	第15-18页
2.1.2 SRAM中的漏电	第18-19页
2.2 降低SRAM泄漏电流的方法	第19-28页
2.2.1 电压调节	第19-21页
2.2.2 降低SRAM的数据保持电压	第21-26页
2.2.3 晶体管串联	第26-27页
2.2.4 阈值电压调节	第27-28页
2.3 本章小结	第28-29页
第三章低漏电SRAM电路设计	第29-51页
3.1 低漏电SRAM电路方案设计	第29-35页
3.1.1 电压域划分	第29-30页
3.1.2 SRAM单元泄漏电流分析	第30-33页
3.1.3 低漏电SRAM整体方案	第33-35页
3.2 常规电路模块设计	第35-40页
3.2.1 存储阵列	第35-36页
3.2.2 时序控制电路	第36-37页
3.2.3 译码器与行列选择电路	第37-38页
3.2.4 列MUX	第38页
3.2.5 灵敏度放大器	第38-40页
3.2.6 输入与输出电路	第40页
3.3 低漏电控制电路设计	第40-47页
3.3.1 字线隔离与位线浮空设计	第41页
3.3.2 门控电源设计	第41-44页
3.3.3 DRV控制电路设计	第44-47页
3.4 低漏电SRAM的版图设计	第47-49页
3.5 本章小结	第49-51页
第四章低漏电SRAM测试电路设计	第51-63页
4.1 BIST测试原理	第51-53页
4.1.1 BIST基本框架	第51-52页
4.1.2 测试算法	第52-53页
4.2 基于March C+算法的BIST	第53-56页
4.2.1 March C+算法原理	第53-54页
4.2.2 BIST电路RTL代码生成	第54-56页
4.3 低漏电SRAM与BIST电路后端实现	第56-61页
4.3.1 逻辑综合与布局布线	第56-60页
4.3.2 静态时序分析	第60-61页
4.4 本章小结	第61-63页
第五章结果与分析	第63-73页
5.1 仿真与分析	第63-67页
5.1.1 功能仿真	第63-64页
5.1.2 低漏电仿真	第64-67页
5.1.3 BIST电路仿真	第67页
5.2 芯片测试	第67-70页
5.3 设计指标与对比分析	第70-71页
5.4 本章小结	第71-73页
第六章总结与展望	第73-75页
6.1 总结	第73-74页
6.2 展望	第74-75页
致谢	第75-77页
参考文献	第77-81页
作者简介	第81页

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