面向外设管理的微处理器硬件多线程扩展



面向外设管理的微处理器硬件多线程扩展

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面向外设管理的微处理器硬件多线程扩展

论文目录
摘要	第1-6页
Abstract	第6-9页
第一章绪论	第9-15页
1.1 研究背景	第9-10页
1.2 硬件多线程处理器研究现状	第10-12页
1.3 论文研究内容及意义	第12页
1.4 论文组织结构	第12-15页
第二章硬件多线程处理器的设计技术	第15-27页
2.1 流水线技术	第15-18页
2.1.1 数据相关	第16-18页
2.1.2 控制相关	第18页
2.1.3 结构相关	第18页
2.2 硬件多线程技术	第18-24页
2.2.1 细粒度多线程	第19-20页
2.2.2 粗粒度多线程	第20-22页
2.2.3 同时多线程	第22-23页
2.2.4 单芯片多处理器	第23-24页
2.3 线程切换的硬件保护机制	第24-25页
2.4 本章小结	第25-27页
第三章硬件多线程处理器的架构扩展设计	第27-39页
3.1 线程级并行实现方式分析	第27-28页
3.2 线程级并行度分析	第28页
3.3 系统整体架构设计	第28-29页
3.4 处理器指令流水线架构的多线程扩展	第29-32页
3.4.1 基准处理器的指令流水线架构	第29-30页
3.4.2 硬件多线程处理器的指令流水线架构	第30-31页
3.4.3 流水线效率提升理论分析	第31-32页
3.5 中断派发机制	第32-34页
3.6 硬件线程调度策略	第34-36页
3.7 本章小结	第36-39页
第四章硬件多线程处理器的电路设计与实现	第39-57页
4.1 矢量中断控制器设计	第39-41页
4.1.1 中断产生逻辑	第39-40页
4.1.2 优先级管理器	第40-41页
4.2 中断派发器设计	第41-44页
4.2.1 线程状态寄存器组	第42-43页
4.2.2 中断派发逻辑	第43-44页
4.3 处理器指令流水线的多线程扩展设计	第44-54页
4.3.1 中断处理接口的多线程扩展设计	第44-47页
4.3.2 通用寄存器组的多线程扩展设计	第47-48页
4.3.3 译码级多线程扩展设计	第48-51页
4.3.4 执行级多线程扩展设计	第51-53页
4.3.5 取指级多线程扩展设计	第53-54页
4.4 同步信号量单元设计	第54-56页
4.4.1 硬件信号量	第55-56页
4.4.2 自旋锁机制的实现	第56页
4.5 本章小结	第56-57页
第五章硬件多线程处理器的FPGA验证与结果分析	第57-65页
5.1 FPGA功能验证	第57-58页
5.2 实验结果分析	第58-64页
5.2.1 流水线性能	第58-61页
5.2.2 中断响应延迟	第61-62页
5.2.3 中断处理时间	第62-63页
5.2.4 综合面积	第63-64页
5.3 本章小结	第64-65页
第六章总结与展望	第65-67页
6.1 总结	第65页
6.2 展望	第65-67页
致谢	第67-69页
参考文献	第69-73页
作者简介	第73页

本篇论文共73页，点击这进入下载页面。

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