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通用微处理器的可测性设计及实现
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通用微处理器的可测性设计及实现
论文目录
 
摘要第1-10 页
ABSTRACT第10-11 页
第一章 引言第11-14 页
　　· 课题的研究背景第11-12 页
　　· 课题研究的主要内容第12 页
　　· 论文的结构第12-13 页
　　· 本论文的研究成果第13-14 页
第二章 可测性设计综述第14-27 页
　　· 可测性设计相关概念第14 页
　　· 可测性设计方法第14-26 页
　　　　· 组合网络的可测性设计方法第15 页
　　　　· 可测性设计的专门方法（Ad-hoc）第15-17 页
　　　　· 结构化可测性设计方法第17-23 页
　　　　· 边界扫描（Boundary Scan）第23-26 页
　　· 微处理器的可测性设计第26-27 页
第三章 JX5 芯片测试结构总体设计第27-39 页
　　· JX5 芯片结构与测试目标第27-28 页
　　　　· JX5 芯片结构简介第27-28 页
　　　　· JX5 芯片的测试要求与目标第28 页
　　· JX5 芯片测试结构设计第28-38 页
　　　　· 测试逻辑与系统逻辑第28-29 页
　　　　· 测试结构的设计第29-38 页
　　　　　　· BIST 的设计第30-31 页
　　　　　　· 边界扫描的设计第31-33 页
　　　　　　· 内部扫描和调试结构的设计第33-37 页
　　　　　　· 测试结构设计总结第37-38 页
　　· 小结第38-39 页
第四章 BIST 的实现第39-42 页
　　· 微码 ROM 的测试第39-40 页
　　· RAMS 的测试第40 页
　　· BIST 的启动第40-41 页
　　· 小结第41-42 页
第五章 边界扫描的实现第42-55 页
　　· 边界扫描结构的实现第42-48 页
　　　　· TAP 控制逻辑第42-45 页
　　　　· 边界扫描寄存器第45-48 页
　　· 边界扫描指令及其实现第48-53 页
　　　　· 边界扫描指令第48-51 页
　　　　· 边界扫描指令的实现第51-53 页
　　　　　　· 扫描时钟第51 页
　　　　　　· 边界扫描控制逻辑第51-53 页
　　· JX5 芯片引脚连接第53-54 页
　　· 小结第54-55 页
第六章 内部扫描的实现第55-62 页
　　· 内部扫描测试引脚第55 页
　　· 内部扫描寄存器第55-58 页
　　　　· 内部扫描总线数据寄存器第56 页
　　　　· 内部扫描单元第56-58 页
　　· 内部扫描指令及其实现第58-61 页
　　　　· 内部扫描指令第58-59 页
　　　　· 内部扫描指令的实现第59-61 页
　　· 小结第61-62 页
第七章 总结第62-63 页
　　· 全文工作总结第62 页
　　· 未来工作展望第62-63 页
致谢第63-64 页
附录：攻读硕士期间发表的论文第64-65 页
参考文献第65-66 页

本篇论文共66页，点击这进入下载页面。
 
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