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具有快速捕获与大容量存储功能的高速数据采集模块设计
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具有快速捕获与大容量存储功能的高速数据采集模块设计
论文目录
 
摘要第1-5页
ABSTRACT第5-10页
第一章 绪论第10-15页
　　· 课题的来源及研究背景第10-11页
　　· 数字示波器发展第11-13页
　　· 课题选取意义第13页
　　· 课题任务第13-15页
第二章 具有大容量存储的高速数据采集系统总体设计方案第15-26页
　　· 数据采集方案的研究第15-16页
　　· 大容量存储方案研究和确立第16-18页
　　　　· 高速缓存方案的研究和确立第16-17页
　　　　· 大容量存储方案的研究第17-18页
　　· 核心芯片选型第18-22页
　　　　· ADC芯片选型第18-19页
　　　　· 存储芯片选型第19-22页
　　　　· FPGA芯片选型第22页
　　· 总体结构设计方案第22-26页
第三章 高速采集模块设计第26-38页
　　· 数据采集相关原理和技术第26-28页
　　　　· 采样定理第26-27页
　　　　· 单片ADC内部并行工作的实现第27-28页
　　· ADC外围设计第28-30页
　　　　· ADC输入端设计第28-29页
　　　　· ADC输出端设计第29-30页
　　　　· ADC时钟设计第30页
　　· ADC控制设计第30-32页
　　· 数据接收与缓存第32-38页
　　　　· 高速数据接收设计第32-34页
　　　　· 时基和均匀抽点第34-36页
　　　　· 峰值检测第36-37页
　　　　· FIFO缓存第37-38页
第四章 大容量存储模块设计第38-56页
　　4.1 DDR2 SDRAM访问原理第38-39页
　　4.2 DDR2 SDRAM接口电路第39-40页
　　4.3 DDR2 SDRAM指令操作和时序第40-45页
　　　　· 逻辑Bank激活和寻址第40-41页
　　　　· 突发读写指令和时序第41-43页
　　　　· 数据掩码指令和时序第43-44页
　　　　· 预充电和刷新第44-45页
　　· DDR2内部控制的设计和实现第45-56页
　　　　4.4.1 DDR2 SDRAM时钟系统实现第45-47页
　　　　4.4.2 DDR2 SDRAM内部控制器状态转换的实现第47-48页
　　　　4.4.3 DDR2 SDRAM写缓存的实现第48-51页
　　　　4.4.4 DDR2 SDRAM读缓存的实现第51-52页
　　　　4.4.5 DDR2 SDRAM序列地址的实现第52-53页
　　　　4.4.6 DDR2 SDRAM预触发的实现第53-56页
第五章 数字示波器并行映射设计第56-63页
　　· 提高捕获率的意义第56页
　　· “死区时间”与波形捕获率的关系第56-57页
　　· 二维波形图像协处理模块的设计第57-61页
　　　　· 数字图像阵列第58-59页
　　　　· 波形预处理的设计第59页
　　　　· 并行映射状态机的设计第59-61页
　　· 示波器捕获率检测设计第61-63页
第六章 系统调试第63-75页
　　· 电源调试第63-64页
　　· ADC采集调试第64-67页
　　· DDR2调试第67-68页
　　· 液晶调试第68-69页
　　· 各模块成果展示第69-75页
第七章 结论与展望第75-77页
　　· 结论第75-76页
　　· 展望第76-77页
致谢第77-78页
参考文献第78-80页
附件第80-82页
个人所获奖励与研究成果第82 页

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