论文目录 | |
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-10页 |
| 第一章 绪论 | 第10-15页 |
| · 课题的应用背景 | 第10-11页 |
| · 国内外研究现状 | 第11-13页 |
| 1.2.1 SD 总线协议研究现状 | 第11-12页 |
| 1.2.2 DES、AES 对称加密算法的研究现状 | 第12-13页 |
| · 论文的主要研究工作 | 第13-14页 |
| · 论文的章节安排 | 第14-15页 |
| 第二章 基于 SD 总线的 FPGA 加解密系统结构及原理 | 第15-24页 |
| · 系统总体架构 | 第15页 |
| 2.2 SD 总线协议概述 | 第15-20页 |
| · 命令传输与数据传输 | 第16-17页 |
| 2.2.2 SD 卡寄存器 | 第17-18页 |
| 2.2.3 SD 卡工作流程 | 第18-20页 |
| · 对称加解密算法原理 | 第20-23页 |
| 2.3.1 DES 算法流程 | 第21-22页 |
| 2.3.2 AES 算法流程 | 第22-23页 |
| · 本章小结 | 第23-24页 |
| 第三章 SD 从机模块的设计与实现 | 第24-35页 |
| 3.1 命令控制模块 sd_cmd | 第24-31页 |
| 3.1.1 sd_cmd 模块输入输出接口设计 | 第24-25页 |
| 3.1.2 sd_cmd 模块有限状态机 | 第25-26页 |
| 3.1.3 命令接收子模块 sd_cmd_receive | 第26-28页 |
| 3.1.4 命令回复子模块 sd_cmd_response | 第28-31页 |
| 3.1.5 CRC7 校验子模块 sd_cmd_crc | 第31页 |
| 3.2 数据控制模块 sd_dat | 第31-34页 |
| 3.2.1 sd_dat 模块输入输出接口设计 | 第31页 |
| 3.2.2 sd_dat 模块有限状态机 | 第31-33页 |
| 3.2.3 CRC16 校验子模块 sd_dat_crc | 第33-34页 |
| 3.3 FIFO 模块 | 第34页 |
| · 本章小结 | 第34-35页 |
| 第四章 硬件加解密实现 | 第35-49页 |
| 4.1 DES 加解密算法实现 | 第35-40页 |
| 4.1.1 初始置换函数 IP 和最终置换函数 IP-1 | 第35-36页 |
| 4.1.2 密钥调度函数 KS | 第36-37页 |
| 4.1.3 密码函数 f | 第37-40页 |
| 4.2 AES 加解密算法实现 | 第40-48页 |
| · 数学基础 | 第40-41页 |
| · 字节替换（SubBytes） | 第41-44页 |
| · 行移位（ShiftRows） | 第44-45页 |
| · 列混淆（MixColumns） | 第45-46页 |
| · 轮密钥加（AddRoundKey） | 第46页 |
| 4.2.6 密钥调度（Key schedule） | 第46-48页 |
| · 本章小结 | 第48-49页 |
| 第五章 系统硬件设计与实现 | 第49-55页 |
| · 主芯片介绍 | 第49页 |
| · 电路设计 | 第49-53页 |
| · 电源电路设计 | 第49-50页 |
| · 时钟电路设计 | 第50-51页 |
| 5.2.3 AS 下载电路和 JTAG 调试电路设计 | 第51-52页 |
| 5.2.4 SD 从机接口电路设计 | 第52-53页 |
| 5.3 PCB 图 | 第53页 |
| · 硬件实物图 | 第53-54页 |
| · 本章小结 | 第54-55页 |
| 第六章 系统仿真与功能测试 | 第55-71页 |
| 6.1 SD 从机模块仿真与功能测试 | 第55-64页 |
| 6.1.1 SD 从机仿真 | 第55-57页 |
| 6.1.2 SD 从机硬件测试 | 第57-64页 |
| 6.2 DES 加解密算法仿真与功能测试 | 第64-67页 |
| 6.2.1 DES 加解密算法仿真 | 第64-66页 |
| 6.2.2 DES 加解密算法硬件测试 | 第66-67页 |
| 6.3 AES 加解密算法仿真与功能测试 | 第67-69页 |
| 6.3.1 AES 加解密算法仿真 | 第67-68页 |
| 6.3.2 AES 加解密算法硬件测试 | 第68-69页 |
| · 整个系统综合结果 | 第69-70页 |
| · 本章小结 | 第70-71页 |
| 结论 | 第71-72页 |
| 参考文献 | 第72-75页 |
| 附录 1: sd_cmd 模块 Verilog 源码 | 第75-79页 |
| 附录 2:命令接收子模块 sd_cmd_receive verilog 源码 | 第79-82页 |
| 附录 3:命令回复子模块 sd_cmd_response verilog 源码 | 第82-90页 |
| 附录 4:CRC7 校验子模块 Verilog 源码 | 第90-91页 |
| 附录 5:数据控制模块 sd_dat Verilog 源码 | 第91-96页 |
| 攻读硕士学位期间取得的研究成果 | 第96-97页 |
| 致谢 | 第97-98页 |
| 附件 | 第98
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