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65nm工艺下6.25Gbps SerDes发送器的设计

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65nm工艺下6.25Gbps SerDes发送器的设计
论文目录
 
摘要第11-11页
ABSTRACT第11-12页
第一章 绪论第12-18页
  1.1 课题研究背景第12-14页
  1.2 课题研究现状第14-16页
  1.3 本文主要工作第16页
  1.4 论文组织结构第16-18页
第二章 发送器总体结构和设计要求第18-25页
  2.1 发送器结构第18-19页
  2.2 信号完整性分析第19-23页
    2.2.1 介质损耗第19-20页
    2.2.2 反射第20-21页
    2.2.3 码间干扰第21页
    2.2.4 串扰第21-22页
    2.2.5 噪声第22-23页
  2.3 串行链路性能指标第23-24页
    2.3.1 抖动第23页
    2.3.2 眼图第23-24页
    2.3.3 误码率第24页
  2.4 本章小结第24-25页
第三章 并串转换电路的原理与设计第25-36页
  3.1 并串转换电路第25-28页
    3.1.1 移位寄存器型并串转换电路第25-26页
    3.1.2 并行并串转换电路第26-27页
    3.1.3 树形并串转换电路第27-28页
  3.2 本文串并转换电路设计第28-31页
    3.2.1 电路结构第28-30页
    3.2.2 仿真结果第30-31页
  3.3 时钟分频中占空比调节电路第31-35页
    3.2.1 占空比调节原理第31-32页
    3.2.2 占空比调节电路设计第32-34页
    3.2.3 电路仿真结果第34-35页
  3.4 本章小结第35-36页
第四章 SerDes驱动电路设计第36-48页
  4.1 驱动器第36-39页
    4.1.1 LVDS驱动器第36-38页
    4.1.2 CML驱动器第38页
    4.1.3 LVDS驱动器与CML驱动器对比第38-39页
  4.2 预加重电路第39-42页
    4.2.1 加重原理第39-40页
    4.2.2 FFE原理第40-41页
    4.2.3 DAC原理第41-42页
  4.3 3tap预加重电路设计第42-46页
    4.3.1 DAC电路设计第42-43页
    4.3.2 预加重电路第43-45页
    4.3.3 预加重仿真结果第45-46页
  4.4 整体仿真第46-47页
  4.5 本章小结第47-48页
第五章 辅助电路设计第48-52页
  5.1 预驱动电路第48-49页
  5.2 接收端检测电路第49-51页
  5.3 本章小结第51-52页
第六章 版图设计与仿真结果第52-63页
  6.1 版图设计及其注意事项第52-56页
    6.1.1 版图匹配和走线第52-53页
    6.1.2 时钟模块第53-54页
    6.1.3 串并转换模块第54-55页
    6.1.4 驱动器第55-56页
  6.2 后仿真结果第56-62页
    6.2.1 预驱动电路第57页
    6.2.2 clk-ser模块第57-59页
    6.2.3 预加重增益第59-60页
    6.2.4 整体+信道第60-62页
  6.3 结果对比第62页
  6.4 本章小结第62-63页
结束语第63-65页
致谢第65-67页
参考文献第67-70页
作者在学期间取得的学术成果第70页

本篇论文共70页,点击这进入下载页面
 
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