基于FPGA实现的带有减小DRAM写延迟的Cache的DDR2控制器的设计



基于FPGA实现的带有减小DRAM写延迟的Cache的DDR2控制器的设计

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基于FPGA实现的带有减小DRAM写延迟的Cache的DDR2控制器的设计

论文目录
摘要	第1-7页
Abstract	第7-11页
第1章绪论	第11-16页
· Cache的概念、作用	第11页
· Cache的发展	第11-13页
· Cache的命中率及其影响因素	第13页
· Cache不会取代内存的原因	第13-14页
· 本课题的来源及实际意义	第14页
· 本课题的主要研究内容	第14页
· 本文编码方式及其设计方法	第14-15页
· 系统的设计流程	第15-16页
第2章 DDR2控制器各模块的实现	第16-34页
· 时序选择	第16页
· DDR2控制器的实现方案	第16-17页
· ddr2dimc_rarb模块的设计	第17-24页
· 数据选择器的设计	第18-19页
· 控制数据选择器的状态机的设计	第19-21页
· 控制分发器的状态机的设计	第21-23页
· 分发器的设计	第23-24页
· ddr2dimc_warb模块的设计	第24-28页
· 状态机的设计	第25-26页
· 数据选择器的设计	第26-28页
· ddr2dimc_rw模块的设计	第28-34页
· 地址及数据写进ddr2sodim模块的状态机的设计	第28-32页
· ddr2sodim模块取得数据返回客户端的状态机	第32-34页
第3章 Cache的实现	第34-45页
· Cache的工作原理	第34页
· Cache的结构	第34-37页
· Cache实现方案	第37-39页
· Cache各块的替换方法	第39-40页
· Cache的实现	第40-45页
· CAM2模块的实现	第41页
· RAM模块的实现	第41-43页
· CAM1模块的实现	第43-45页
第4章验证	第45-52页
第5章设计适配与调试	第52-57页
结论	第57-58页
致谢	第58-59页
参考文献	第59-62页
附录	第62-67页
攻读硕士学位期间发表的论文	第67 页

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