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原模图LDPC码的FPGA硬件测试平台研究
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原模图LDPC码的FPGA硬件测试平台研究
论文目录
 
摘要第1-6页
Abstract第6-8页
目录第8-12页
第一章 绪论第12-18页
　　· 本课题的研究背景和意义第12-14页
　　· 本课题的研究现状第14-15页
　　· 论文的主要工作第15-17页
　　· 本文的组织结构第17-18页
第二章 原模图LDPC码的编译码理论第18-29页
　　· LDPC码的定义和表示方法第18-20页
　　　　· LDPC码的矩阵表示法第19页
　　　　· LDPC码的Tanner图表示法第19-20页
　　　　· LDPC码的度分布表示法第20页
　　· 原模图LDPC码的构造第20-23页
　　· 原模图LDPC码的编码算法第23-25页
　　　　· 传统编码方法第23-24页
　　　　· 利用H矩阵的快速编码方法第24-25页
　　· 原模图LDPC码的译码算法第25-29页
第三章 AWGN信道中原模图LDPC码的硬件测试平台实现第29-64页
　　· AWGN信道全硬件测试平台的基本框架第29-32页
　　　　· 基本框架第29-30页
　　　　· 测试平台的硬件模块构成第30-31页
　　　　· 测试平台开发环境第31-32页
　　· 原模图LDPC的准循环扩展方法第32-34页
　　· 本文所用码型第34-36页
　　· 高斯随机数发生器的硬件实现第36-44页
　　　　· MT-19937模块的实现第36-41页
　　　　· 高斯随机BM模块的实现第41-44页
　　· 原模图LDPC编码器的硬件实现第44-56页
　　　　· 通用编码器第44-49页
　　　　· 准循环编码器第49-53页
　　　　· 改进型的准循环编码器第53-55页
　　　　· 准循环编码器与通用编码器的比较第55-56页
　　· 原模图LDPC译码器的硬件实现第56-63页
　　· 本章小结第63-64页
第四章 磁记录信道中原模图LDPC码的硬件测试平台的实现第64-79页
　　· 磁记录信道中硬件测试平台的基本框架第64-67页
　　　　· 原模图LDPC在磁记录系统中的模型第64-65页
　　　　· 硬件平台基本框架第65-67页
　　· EPR4信道的设计第67-70页
　　· BCJR检测器的实现第70-78页
　　　　· BCJR算法原理简介第70-73页
　　　　· BCJR检测器的硬件设计第73-78页
　　· 本章小结第78-79页
第五章 硬件测试平台性能测试第79-87页
　　· 测试结果第80-82页
　　· 测试结果总结第82页
　　· 资源消耗第82-84页
　　· 测试速度第84-87页
第六章 总结与展望第87-89页
　　· 全文总结第87-88页
　　· 展望第88-89页
参考文献第89-93页
附录 攻读硕士学位期间从事的科研项目第93-94页
致谢第94页

本篇论文共94页，点击这进入下载页面。
 
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