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TETRA基站基带信号处理模块设计与实现
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TETRA基站基带信号处理模块设计与实现
论文目录
 
摘要第1-6页
ABSTRACT第6-11页
符号对照表第11-12页
缩略语对照表第12-16页
第一章 绪论第16-20页
　　1.1 开发背景及工程意义第16-17页
　　1.2 国内外研究现状第17-18页
　　1.3 章节安排第18-20页
第二章 TETRA系统及基带信号处理模块介绍第20-24页
　　2.1 TETRA系统介绍第20页
　　2.2 基带信号处理模块概述第20-24页
第三章 基带信号处理算法分析与设计第24-68页
　　3.1 LMAC层基站发送侧第24-35页
　　　　3.1.0 RM编码第24页
　　　　3.1.1 CRC编码第24-27页
　　　　3.1.2 RCPC编码第27-29页
　　　　3.1.3 交织第29-33页
　　　　3.1.4 加扰第33-35页
　　3.2 LMAC层基站接收侧第35-42页
　　　　3.2.1 解扰第35页
　　　　3.2.2 解交织第35-38页
　　　　3.2.3 RCPC解码第38-40页
　　　　3.2.4 CRC解码第40-42页
　　3.3 LMAC层逻辑信道编解码分析第42-53页
　　　　3.3.1 逻辑信道编解码第42-43页
　　　　3.3.2 AACH编码第43页
　　　　3.3.3 BNCH、SCH/HD编码、STCH编解码第43-45页
　　　　3.3.4 BSCH编码第45页
　　　　3.3.5 TCH/4.8 编解码第45-46页
　　　　3.3.6 TCH/2.4 编解码第46-47页
　　　　3.3.7 TCH/7.2 编解码第47页
　　　　3.3.8 SCH/HU编解码第47-48页
　　　　3.3.9 SCH/F编解码第48-49页
　　　　3.3.10 TCH/S编解码第49-51页
　　　　3.3.11 TCH/HS编解码第51-53页
　　3.4 物理层基站发送侧第53-58页
　　　　3.4.1 猝发建立第53-55页
　　　　3.4.2 差分调制第55-57页
　　　　3.4.3 脉冲成型第57-58页
　　3.5 物理层基站接收侧第58-68页
　　　　3.5.1 匹配滤波第58-59页
　　　　3.5.2 符号同步第59-60页
　　　　3.5.3 差分解调第60-62页
　　　　3.5.4 分集合并第62-63页
　　　　3.5.5 时隙同步第63-65页
　　　　3.5.6 猝发拆解第65-68页
第四章 基带信号处理模块硬件平台设计与实现第68-92页
　　4.1 DSP实现设计第68-86页
　　　　4.1.1 DSP平台介绍第68-69页
　　　　4.1.2 DSP数据流实现第69-70页
　　　　4.1.3 DSP/BIOS中的处理流程第70-77页
　　　　4.1.4 DSP/BIOS中的线程和线程间通信第77-80页
　　　　4.1.5 中断设计第80-81页
　　　　4.1.6 DSP存储器设计第81-83页
　　　　4.1.7 DSP处理能力评估第83-84页
　　　　4.1.8 UMAC接口第84-85页
　　　　4.1.9 MCBSP接口第85-86页
　　　　4.1.10 DSP的实现测试第86页
　　4.2 FPGA实现设计第86-92页
　　　　4.2.1 FPGA平台介绍第86页
　　　　4.2.2 RFU至DSP的适配第86-87页
　　　　4.2.3 接收匹配滤波器第87-88页
　　　　4.2.4 发送成型滤波器第88-92页
第五章 基带信号处理模块仿真测试第92-104页
　　5.1 仿真环境第92-95页
　　　　5.1.1 无线信道第92页
　　　　5.1.2 测量参数第92-93页
　　　　5.1.3 仿真方法第93-95页
　　5.2 仿真流程第95-96页
　　5.3 仿真结果第96-102页
　　　　5.3.1 SCH/F第97-98页
　　　　5.3.2 TCH/2.4 N=1第98-99页
　　　　5.3.3 TCH/S第99-102页
　　5.4 基站测试结果第102-104页
第六章 结束语第104-106页
参考文献第106-108页
致谢第108-110页
作者简介第110-111页

本篇论文共111页，点击这进入下载页面。
 
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