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基于28NM工艺ASIC芯片的静态时序分析与优化
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基于28NM工艺ASIC芯片的静态时序分析与优化
论文目录
 
摘要第1-5页
Abstract第5-8页
第一章 概述第8-14页
　　1.1 研究背景和意义第8-10页
　　1.2 静态时序分析的特点第10-12页
　　　　1.2.1 数字集成电路设计流程第10-11页
　　　　1.2.2 静态时序分析的优势第11-12页
　　1.3 论文主要内容和结构第12-14页
第二章 静态时序分析的基本理论第14-32页
　　2.1 标准单元库第14-22页
　　　　2.1.1 CMOS逻辑电路第14-17页
　　　　2.1.2 标准单元库第17-22页
　　2.2 路径延时的计算第22-25页
　　　　2.2.1 器件延迟第22-23页
　　　　2.2.2 互连线延迟第23-25页
　　2.3 静态时序分析基本概念第25-30页
　　　　2.3.1 时钟特性第25-27页
　　　　2.3.2 时序验证条件分析第27-29页
　　　　2.3.3 建立/保持时间第29-30页
　　2.4 本章小结第30-32页
第三章 基于UMC 28nm的静态时序分析环境第32-46页
　　3.1 时序分析数据准备第32-34页
　　3.2 多端角多模式(MMMC)验证环境第34-38页
　　　　3.2.1 MMMC分析情景构成第34-36页
　　　　3.2.2 分析模式第36-38页
　　3.3 其他验证环境因素第38-39页
　　　　3.3.1 时序分析的设计规则检查第38-39页
　　　　3.3.2 时序分析与功耗分析第39页
　　　　3.3.3 时序分析与信号完整性分析第39页
　　3.4 时序路径与时序分析第39-41页
　　3.5 信号完整性分析第41-43页
　　3.6 本章小结第43-46页
第四章 静态时序分析优化方法第46-52页
　　4.1 时序优化方案第46-49页
　　4.2 ECO流程第49-51页
　　　　4.2.1 Pre-mask ECO方法第49-51页
　　　　4.2.2 Post-mask ECO方法第51页
　　4.3 本章小结第51-52页
第五章 时序结果分析与优化第52-72页
　　5.1 时序结果第52-56页
　　　　5.1.1 Transition违例与优化第53-55页
　　　　5.1.2 Fanout和Capacitance违例与优化第55-56页
　　5.2 Setup和Hold违例与优化第56-64页
　　　　5.2.1 Setup违例与优化第56-59页
　　　　5.2.2 Hold违例以及优化第59-62页
　　　　5.2.3 Setup和Hold违例竞争优化第62-64页
　　5.3 PT与Innovus时序报告分析第64-66页
　　5.4 功耗优化对时序优化的影响第66-68页
　　5.5 时序收敛的特殊设置第68-71页
　　5.6 本章小结第71-72页
第六章 总结与展望第72-74页
　　6.1 总结第72-73页
　　6.2 展望第73-74页
参考文献第74-78页
发表论文和参加科研情况第78-80页
致谢第80页

本篇论文共80页，点击这进入下载页面。
 
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